Klausurthemen

[AlexB]

Und wieso schafft ihr es nicht, in der Poolraumübung oder in der Gruppenübung mal eine Assembler aufgabe dran zu nehmen?
Ist Klausurrelevant aber man wird nicht mal durch Übungen vorbereitet - Klasse Organisation!

Die letzten drei Poolraumübungen des Semesters werden praktische Assembleraufgaben beinhalten. Da der Vorlesungsstoff vor allem theoretische Aspekte von Assembler behandelt hat, wird in der ersten Teilklausur auch nicht verlangt werden, bspw. ein funktionsfähiges Programm in Assembler zu schreiben. Ein paar Wissensfragen über die in der Vorlesung vorgestellten Inhalte von Assembler können aber drankommen.

Ohne konkreten Anlass und ohne die Klausur überhaupt gesehen zu haben, sind patzige Aussagen der Form "wieso schafft ihr es nicht", die auf die "klasse Organisation" abzielen, vollkommen deplatziert und im Ton eindeutig daneben. Ich werde in Zukunft Beiträge, die in ähnlich offensiver Form geschrieben sind, nicht mehr kommentieren.

[tgp]

Und wieso schafft ihr es nicht, in der Poolraumübung oder in der Gruppenübung mal eine Assembler aufgabe dran zu nehmen?
Ist Klausurrelevant aber man wird nicht mal durch Übungen vorbereitet - Klasse Organisation!

Stell dir vor, es gibt im weiteren Studienverlauf Vorlesungen, in denen es überhaupt keine Übungen gibt! Schon mal was von Selbststudium gehört, und dass es den Hauptteil des Studiums ausmachen sollte?

[alex21090]

Ja davon habe ich gehört, aber das Thema hat sich (zumindestens von meiner Seite her) geklärt.


Gruß
Alex

[doemel]

Wie sieht´n das jetzt aus? Welche Teile vom VHDL-Code müssen wir selber schreiben können?
Müssen wir die benötigten Librarys wissen? Und wie sieht es mit den Codeteilen aus, die uns die ise standardmäßig erstellt? Wie sieht das ganze bei deb Testbenches aus?

Schonmal Danke für eine informative Antwort

MfG Dömel

[AlexB]

Wie sieht´n das jetzt aus? Welche Teile vom VHDL-Code müssen wir selber schreiben können?
Müssen wir die benötigten Librarys wissen? Und wie sieht es mit den Codeteilen aus, die uns die ise standardmäßig erstellt? Wie sieht das ganze bei deb Testbenches aus?

Schonmal Danke für eine informative Antwort

MfG Dömel

Ihr müsst in der Lage sein, vollständigen, validen VHDL-Code zu schreiben.
Die benötigten Librarys müsst ihr nicht kennen.

[scheurichmax]

Die "Probeklausuren" welche wir während des Mentorengesprächs bearbeiten sollten, beinhalteten auch Fragen vom Typ "Gib die Funktion für folgende Realisierung an. (Gegeben eine Schaltung mit Gattern). Ist es hier erlaubt direkt zu vereinfachen, (bubble pushing). Finde es ist wesentlich übersichtlicher wenn man direkt Negationen entfernen kann. Ist das erlaubt, oder soll man die Funktion aufschreiben wie sie abgedruckt ist.

zu VHDL.

Bereits in der ersten VHDL Poolraumübung ist mir aufgefallen, dass der Sprung etwas heftig war. Die ersten Aufgaben sollte man ja noch mit Anleitung lösen, was ja auch kein Problem war, doch danach sollte man direkt eine Funktion schreiben.
Die Syntax selbst, (wie funktionieren Signalzuweisungen, wo schreibt man Deklarationen usw.) wurden in der Vorlesung eigentlich wenig bis gar nicht behandelt. Uns wurden Codebeispiele gezeigt und an Hand derer sollten wir dann verstehen wie und wo man seine Befehle in VHDL deklariert ? Der Tutor hat dann mit Hilfe der Musterlösung versucht irgendwie das Ganze zum laufen zu bringen. (das Verständnis was die Schaltung tun soll ist nicht das Problem, sondern wie schreibe ich das in VHDL)

Auch in den jetzigen Übungen fällt mir auf, dass es nicht möglich ist während einer Übung die gegebenen Aufgaben zu lösen. Wir sitzen oft den kompletten Vormittag von 8:00 Uhr an im Pool und kommen auch nicht ansatzweise ans Ende.
Da wir während dieser Zeit mitbekommen, wie die Poolraumgruppen wechseln, merkt man auch, dass es nur ein paar wenige Ausnahmen gibt, die keine Probleme mit VHDL haben (vorherige Erfahrung etc.). Mir als Einsteiger fällt es mit der erhaltenen Einführung sehr schwer die Aufgaben zu lösen. Möglich ist es, aber nur unter Verwendung einer VHDL Webseite und den Folien.

Ich fände es eigentlich nur fair, wenn man (wie zuvor in TGdI I) in der Teilklausur das "Grundwissen" und nicht so sehr das VHDL Programmierkönnen abfragen würde.

Wenn ich das richtig verstanden habe, ist die Aufteilung aber 50 : 50 Grundwissen und VHDL ?

Schöne Grüße

[AlexB]

Die "Probeklausuren" welche wir während des Mentorengesprächs bearbeiten sollten, beinhalteten auch Fragen vom Typ "Gib die Funktion für folgende Realisierung an. (Gegeben eine Schaltung mit Gattern). Ist es hier erlaubt direkt zu vereinfachen, (bubble pushing). Finde es ist wesentlich übersichtlicher wenn man direkt Negationen entfernen kann. Ist das erlaubt, oder soll man die Funktion aufschreiben wie sie abgedruckt ist.

Von diesen "Probeklausuren" ist mir nichts bekannt, daher kann ich dazu nichts sagen.
In unserer Klausur wird genau gesagt werden, was wir verlangen.

zu VHDL.

Der Vorteil der Poolraumübungen gegenüber Übungen auf dem Papier ist, dass man verhältnismäßig schnell verhältnismäßig viel rumprobieren kann. Hilfestellung bei der VHDL-Syntax gibt zum einen das Buch zur Veranstaltung (in der FB-Bibliothek mehrfach vorhanden) und die Tutoren. Wenn Euer Tutor große Probleme mit den Musterlösungen hat, wäre es nett, wenn Ihr mich darüber per Email informieren könntet. Dann werden wir sofort versuchen, diesen Aspekt zu verbessern.
Nicht außer Acht lassen solltet Ihr auch die Möglichkeit, eigenständig nach VHDL-Referenzen zu suchen, denn davon finden sich im Netz zuhauf Beispiele. Du hast angesprochen, dass Du bei der Lösung der Poolraumübungen eine Webseite und die Folien benutzt. Das ist in keiner Weise zu beanstanden. Mit genug Übung (und fünf Übungswochen im Pool sollten ausreichen), wirst Du die meisten der auf der Webseite und den Folien notierten Hinweise nicht mehr benötigen, weil Du sie Dir mittlerweile angeeignet haben wirst.

Mir ist bewusst, dass die Poolraumübungen sehr umfangreich sind. Auch dass nur sehr wenige in jeder Übung die Aufgaben vollständig lösen können, ist bekannt. Dementsprechend werden auch die Klausuraufgaben gestaltet sein. Es gibt jedoch Studenten, die die Poolraumübungen in der Zeit schaffen. Diese sollen durch viele Aufgaben gezielt gefordert und gefördert werden. Zu leichte oder zu kurze Aufgaben sind dann für die Spitzengruppe nur langweilig und demotivierend.
Aber wie gesagt: Die Klausur wird sich selbstverständlich nach dem Gros der Studenten richten. Die Spitzenleute werden dennoch die Möglichkeit haben, ihr Können zu zeigen für die 1,0.

[awl.marco]

Hallo nochmal,

müssen wir die EU-Norm oder die US-Norm für die Gatter benutzen? Oder ist es uns freigestellt?

Ich habe im 1. Semester B.Sc. ETiT in "Logischer Entwurf" eine andere Art kennen gelernt, die Veitch-Diagramme zu malen.
Ist eure bindend? Die die ich kennen gelernt habe, sieht zB so aus:

http://www.student-im-urlaub.de/wp-cont ... kvdiag.png

Es dreht sich eigentlich nur um die Beschriftung des Diagramms, das Ergebnis ist natürlich das gleiche.
Dürfen wir denn A,B,C,D,E etc. so einzeichnen wie wir lustig sind, oder wird das in irgendeiner Form vorgegeben, zB genauso wie in den Übungenslösungen?

[alex21090]

Hey,
so wie ich gehört habe bekommt man schon ein Vorgegebenes Diagramm, also man muss es nicht selber zeichnen nur ausfüllen. (Bitte bei fehlerhafter Angabe korrigieren, danke)

Gruß
Alex

[AlexB]

Hallo nochmal,

müssen wir die EU-Norm oder die US-Norm für die Gatter benutzen? Oder ist es uns freigestellt?

Ich habe im 1. Semester B.Sc. ETiT in "Logischer Entwurf" eine andere Art kennen gelernt, die Veitch-Diagramme zu malen.
Ist eure bindend? Die die ich kennen gelernt habe, sieht zB so aus:

http://www.student-im-urlaub.de/wp-cont ... kvdiag.png

Es dreht sich eigentlich nur um die Beschriftung des Diagramms, das Ergebnis ist natürlich das gleiche.
Dürfen wir denn A,B,C,D,E etc. so einzeichnen wie wir lustig sind, oder wird das in irgendeiner Form vorgegeben, zB genauso wie in den Übungenslösungen?

Ihr müsst beide aus der Vorlesung bekannten Gatterdarstellungen erkennen können. Welche ihr zeichnet bleibt Euch überlassen.

In der Klausur werden die K-Diagramme vorgegeben sein.

[UserLK]

Hey,

ich war in der letzte Vorlesung witterungsbedingt nicht da. Kann mir einer noch kurz sagen, bis wohin der Prof gekommen ist? Kaptiel? Folie? Vielen Dank

[alex21090]

Hey,
wir sind im Kapitel 7, nur die Seitenanzahl weiß ich jetzt net mehr genau, glaube irgendwo zwischen Seite 20 und 35.

[awl.marco]

Eine Frage noch:

Wird es ein Syntaxblatt geben, wie es letztes Jahr bei Verilog der Fall war?
Wenn ja, was wird drauf stehen?

[Blub]

es gab doch nur ein Blatt mit MIPS Befehlen in der 2. Teilklausur. Für Verilog gab es imo kein Blatt.

[awl.marco]

Hm ok.
Ich hab die TGDI1 Klausur letztes Semester nicht geschrieben, aber ich hab die alte Klausur aus dem WS0910 hier zum üben, und da steht in den Hinweisen:
"Die Heftung der Klausur darf nicht gelöst werden. Ausnahme ist das Verilog-Syntaxblatt auf der letzten Seite."
Daher dachte ich, es gabs eins. Aber vielleicht hatte sich der Dozent damals dann kurzfristig doch noch dagegen entschieden, und den Hinweis nicht mehr geändert, oder so.