Verzögerung im Pipeline-MIPS

jack_90
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Verzögerung im Pipeline-MIPS

Beitrag von jack_90 »

Kurze Frage zur Memory-Phase.
\(Memory: t_{pcq}+ t_{memwrite}+ t_{setup}\)
Warum wird bei der Memory-Phase \(t_{memwrite}\) verwendet und nicht \(t_{memread}\), was eigtl noch langsamer ist?

noch eine kleine Frage zur Decode und Writeback-Phase:
Das Fehlen von t_pcq in der Decode bzw das Fehlen von t_setup in der WB-Phase liegt doch daran, dass erstere Phase am Ende und letztere am Anfang einen Taktes stattfindet?
EiSE Tutor WS 12/13

fscheepy
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Re: Verzögerung im Pipeline-MIPS

Beitrag von fscheepy »

kannst du vielleicht bitte gerade dazusagen, woher genau du diese information hast? ich finds nicht :oops:

jack_90
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Re: Verzögerung im Pipeline-MIPS

Beitrag von jack_90 »

S. 420 im Buch, da werden alle Phasen aufgeführt.
Unter solution kann man dann erkennen, welche Zeiten eingesetzt wurden.
Alternativ: Vorlesung Kapitel 7, Folie 106
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fscheepy
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Re: Verzögerung im Pipeline-MIPS

Beitrag von fscheepy »

ah, ok...also die frage zur memory-phase kann ich dir auch nicht beantworten, das verwirrt mich auch gerade...aber das mit der decode- und writeback-phase hab ich auch so verstanden, wie du es jetzt formuliert hast

könnte es sein, dass beim speicher lesen das \(t_{pcq}\) wegfällt und die zeiten somit sowieso gleich wären? das wäre jetzt das einzige, was halbwegs sinn machen würde :?

jack_90
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Re: Verzögerung im Pipeline-MIPS

Beitrag von jack_90 »

Auch wenn die Klausur nun vorbei ist, würde ich doch allzu gerne wissen wo hier in meinem Gedankengang der Fehler liegt.
Keiner eine Idee? oder noch besser die Lösung^^
EiSE Tutor WS 12/13

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