Praktikum Verilog Synthese Warnungen

tobi11
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Praktikum Verilog Synthese Warnungen

Beitrag von tobi11 »

Hi!
Wenn ich die Synthese mit dem Top-Module "top" laufen lasse, werden an die 150 Warnungen ausgegeben. Es sind nur Warnungen, und die Synthese sieht in Ordnung aus, aber ist das normal? Nicht dass sich das zu ernsthaften Schwierigkeiten entwickelt :P
Die verschiedenen Warnungstypen sind:

Code: Alles auswählen

Signal <RAM> is used but never assigned. Tied to default value.
Signal <pc<1:0>> is assigned but never used. The unconnected signal will be trimmed during the optimization process.
Node: <taktteiler/count_?> of suquential type is unconnected in block <top>
Node: <myMIPS/dp/pcreg/q_?> of suquential type is unconnected in block <top>
Node: <myMIPS/dp/rf/Mram_rfi?> of suquential type is unconnected in block <top>
"?" ist mit einer fortlaufenden (wahrscheinlich Bit-)Zahl zu ersetzen.
Grüße

Tobi

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cofi
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Re: Praktikum Verilog Synthese Warnungen

Beitrag von cofi »

Die sind normal und Thorti hat die verbrochen, keine Sorge *g

Thorti
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Re: Praktikum Verilog Synthese Warnungen

Beitrag von Thorti »

Hallo,

ja, diese Warnings sind leider normal. Es meckert z.B., dass in den Programmspeicher nie geschrieben wird (was aber so gewollt ist.)

Gruss
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

tobi11
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Re: Praktikum Verilog Synthese Warnungen

Beitrag von tobi11 »

Alles klar, vielen Dank :D

femu
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Re: Praktikum Verilog Synthese Warnungen

Beitrag von femu »

Ich wollte das ganze mal mit "Create Schematic" als Grafik ansehen, aber das was da rauskam sieht auch nicht so aus, wie ich mir das gedacht habe.

Kann ich davon ausgehen, dass das nicht bedeutet, dass ich Fehler gamacht habe? ich hab auch den Verdacht der optimiert da alles weg.

Ater
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Re: Praktikum Verilog Synthese Warnungen

Beitrag von Ater »

"Create Schematic" zeigt dir wie das später auf dem FPGA realisiert wird.
Was du willst ist das "RTL-Schematic"

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