Übung 3, Aufgabe 2

>flo<
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Übung 3, Aufgabe 2

Beitrag von >flo< »

zu d)

Gibt es in Verilog eine Möglichkeit Vektoren zu definieren ähnlich wie in HDL? Also in etwa so wie auf Folie 48, HDL Foliensatz.

>flo<
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Beitrag von >flo< »

Hat sich erledigt:

reg [3:0] r [0:10] erzeugt 11 register a 4bit.

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