Steuerwerk (Steuer-, Meldesignale) was ist was ?

[oren78]

da es auch schon in mehreren klausuren drankam und ich irrtümlich angenommen habe, inputs sind immer sie
steuersignale während die outputs die meldesignale repräsentieren, wollte ich hier nochmal klarheit in mein kopf
schaffen

also: wie erkennt man aus einem vorgegebenen verilog-code eines steuerwerks was die steuersignale bzw. die
meldesignale sind ? wie geh ich da ganz genau vor ?

[tmx-master]

da es auch schon in mehreren klausuren drankam und ich irrtümlich angenommen habe, inputs sind immer sie
steuersignale während die outputs die meldesignale repräsentieren, ...

Na ja, du hast es ja schon selbst beantwortet, denn es ist umgekehrt:

input m1,m2,..; #Meldesignale, Bedingungen vom Operationswerk(z.B. Ergebnis der ALUOp)
output s1,s2, ...; #Steuersignale zum Operationswerk

[Tigger]

inputs sind immer sie
steuersignale während die outputs die meldesignale repräsentieren

Meinst du das nicht Umgekehrt?
Also im Prinzip sind alles, was das STW ausgibt, Steuersignale (was soll ein Steuerwerk aus sonst ausgeben ). In den beispielen in den Folien hatten wir noch ein Stopsignal, das gesetzt wurde, wenn die Operation zuende war. Das war aber eigentlich nur für die Testumgebung. Als input bekommt ein STW: in der Regel einen Takt (Clock), den Befehl den es Ausführen soll (Bei dem einfachen Steuerwerk auf den Folien war das einfach ein Start-Bit), und der Rest sollten eigentlich nur Meldesignale vom Rechenwerk sein.

Edit: Argh, thx war mal wiedre schneller

[tmx-master]

Hi Jungs,

ich habe so das Gefühl wir schreiben morgen zu Viert (oren, tigger, tmx + Steven -> schläft wohl noch, wird aber heute bestimmt auch noch aktiv). Wird ja eine gemütliche Runde.

[oren78]

Hi Jungs,

ich habe so das Gefühl wir schreiben morgen zu Viert (oren, tigger, tmx + Steven -> schläft wohl noch, wird aber heute bestimmt auch noch aktiv). Wird ja eine gemütliche Runde.

aber echt! außer uns vier hier, scheint echt keine menschenseele sich mit tgi2 groß zu beschäftigen

[Mspringer]

aber echt! außer uns vier hier, scheint echt keine menschenseele sich mit tgi2 groß zu beschäftigen

Dochdoch . Und tmx-master hat, wenn ich es nicht falsch verstanden habe, recht.
Steuerwerk gibt Steuersignale an Rechenwerk -> Outputs sind Steuersignale.
Steuerwerk entscheidet, was als nächstes gemacht werden muss je nach inputs -> Inputs sind Meldesignale

[oren78]

ahhhhha, also doch so rum...

okay dann hätten wir das auch noch geklärt, danke markus ! (und auch dir tmx)

[oren78]

noch 'ne kleine frage wegen steuerwerke, wenn ich gefragt werde nach dem inhalt des Speichers, wie gebe ich den eigentlich genau an?

z.b in der aufgabe 7b) in der Sommersemester klausur 2004...

[seth2k1]

ich denke mal (keine garantie ) hiermit ist der speicher gemeint, mit dem f und g realisiert wurden.. alternativ dazu wär auch ein gatternetzwerk, etc möglich (k4 - 14)

[oren78]

ich denke mal (keine garantie ) hiermit ist der speicher gemeint, mit dem f und g realisiert wurden.. alternativ dazu wär auch ein gatternetzwerk, etc möglich (k4 - 14)

hmmm...also wäre f(x) bei mir jetzt die zustände = s0, s1 und g(x) der ausgang = t ?? versteh ich leider nicht ganz...

[seth2k1]

in f(x) wird der folgezustand berechnet und in g(x) der ausgang.. und jetz würd ich einfach zwei tabellen erstellen und die mit den dazugehörigen werten fülen

[oren78]

in f(x) wird der folgezustand berechnet und in g(x) der ausgang.. und jetz würd ich einfach zwei tabellen erstellen und die mit den dazugehörigen werten fülen

sorry, ich raffs immer noch nicht...welche 2 tabellen? kannst du mir das an diesem beispiel hier erklären:

http://www.halvani.de/code.jpg
http://www.halvani.de/stw.jpg

wie du da zu den werten kommst...? wäre dir wirklich dankbar...

[seth2k1]

naja, du hast halt zb folgendes:

Code: Alles auswählen

s[1]  i    u    s[1]'
  0    0    0      0
  0    0    1      0
  0    1    0      1
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  1    1    0      1
  1    1    1      1

da wäre dein neues s[1]..