Du kannst ja mit der serienparalelen Multiplikation nur positive Zahlen (also die Beträge) verrechnen (siehe 3-54). Deswegen musst du das Vorzeichen separat berechnen und Ausgeben.tmx-master hat geschrieben: Etwas verwirrend ist dann aber, dass man das Vz des Ergebnisses festhält (pv). Das ist ja dann gar nicht notwendig, denn das Ergebnis stellt doch nach dem Algo (als Beispiel dient Folie 3-53) genau das Endergebnis dar. Wozu dann noch pv festhalten und ausgeben? Versteh ich nicht.
Aufgabe 6.3 Serienparallete Mul -> Frage zu XV und YV
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Re: Aufgabe 6.3 Serienparallete Mul -> Frage zu XV und YV
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Re: Aufgabe 6.3 Serienparallete Mul -> Frage zu XV und YV
Hmm, stimmt natürlich. Also sind auch nur die Stellen ohne Vz zu bearbeiten. Dann stimmt ja auch 3-53: 10000111 = 135 und zusammen mit dem "gemerkten" Vz für das Ergebnis hat man dann -135 (und aber auch eine Stelle mehr für die Darstellung der Zahl (2n + 1 in dem Fall).
Nebenfrage: Wir shiftet man in Verilog (logisch mit << und >>, aber arithmetisch (also mit OV von links rein (shr)).
Und noch was (3-52): Was bedeutet in Zustandsdiagramm der Ausdruck <-H_P(n:2) und bedeutet das fi im gleichen Kasten?
Nebenfrage: Wir shiftet man in Verilog (logisch mit << und >>, aber arithmetisch (also mit OV von links rein (shr)).
Und noch was (3-52): Was bedeutet in Zustandsdiagramm der Ausdruck <-H_P(n:2) und bedeutet das fi im gleichen Kasten?
Gruß TM
Re: Aufgabe 6.3 Serienparallete Mul -> Frage zu XV und YV
Hallo,
den Shift kannst Du in Verilog HDL über eine Konkatenation machen
z.B.:
...
reg [3:0] SHIFT;
SHIFT <= {SHIFT[2:0], SHIFT[3]};
Das "fi" kommt glaub ich aus dem HDL von Herrn Hoffmann und beendet eine "if" Abfrage
Gruß und euch allen viel Erfolg
Wolfgang
den Shift kannst Du in Verilog HDL über eine Konkatenation machen
z.B.:
...
reg [3:0] SHIFT;
SHIFT <= {SHIFT[2:0], SHIFT[3]};
Das "fi" kommt glaub ich aus dem HDL von Herrn Hoffmann und beendet eine "if" Abfrage

Gruß und euch allen viel Erfolg
Wolfgang
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Re: Aufgabe 6.3 Serienparallete Mul -> Frage zu XV und YV
Sehr pfiffig.Wolfgang hat geschrieben:Hallo,
den Shift kannst Du in Verilog HDL über eine Konkatenation machen
z.B.:
...
reg [3:0] SHIFT;
SHIFT <= {SHIFT[2:0], SHIFT[3]};

Gruß TM