Adressmap-Lösung

[Ibliss]

Hello, ich habe eine Frage zum Lösungsvorschlag der HÜ5: Wiederholungsfolie, Slide 8.

Die Endadresse des Registerfeldes lautet: 1111 0000 0001 1100, was, meiner Meinung nach, falsch ist, da die Kapazität eigentlich 8*32bit = 32Byte ist, und somit die Endadresse 1111 0000 0001 1111 lauten muss.

Ich bitte um Klärung.

[Suiteng]

ja bin auch der meinung, 1111 0000 0001 1100 sollte lediglich die Anfangsadresse, der letzte Register besetzt 4 bytes, also ist der Adressraum vom letzten Register von 1111 0000 0001 1100 bis 1111 0000 0001 1111

[Thorti]

Ja, die Endadresse ist hinten mit 11 korrekt.

[Suiteng]

hab eine Frage zur Dekoderlösung. In der Wiederholung werden die 8 Register als ein Adressblock behandelt, und in der ü5-Musterlösung hat man die Register mit eine for-schleife einzel adressiert. Welche Variante sollte man in der Klausur verwenden?

[ab26iget.stud.tu]

hab auch eine Frage :
warum im Register-Modul (Slide 14) , schreibt man "direkt" mem [addr] in dataout ,
aber im RAM-Speicher (Slide 12) , benutzt man dafür ein zusätzliches Register (out) ?

[salted]

warum im Register-Modul (Slide 14) , schreibt man "direkt" mem [addr] in dataout ,
aber im RAM-Speicher (Slide 12) , benutzt man dafür ein zusätzliches Register (out) ?

Synchrones bzw. asynchrones lesen.

Hintergrund ist, dass Xilinx bei der Synthese das auf dem FPGA vorhandene RAM nur nutzt, wenn man asynchron liest (ansonsten gibt es bei mir eine entsprechende Warnmeldung).

[Thorti]

hab eine Frage zur Dekoderlösung. In der Wiederholung werden die 8 Register als ein Adressblock behandelt, und in der ü5-Musterlösung hat man die Register mit eine for-schleife einzel adressiert. Welche Variante sollte man in der Klausur verwenden?

Falls nicht anders angegeben, sind beide Varianten OK.