Parameter in der Synthese

gravok
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Parameter in der Synthese

Beitrag von gravok »

Hallo,

mich würde interessieren wie man eine parametrisierte Busbreite in den Ein-/Ausgängen synthetisieren kann.

Bei diesem Code z.B. :

Code: Alles auswählen

1: module testmodule(input [foo:0] bar);
2: 	parameter foo = 1;
3: endmodule
bricht die Synthese mit der Meldung: HDLCompilers:28 - "testmodule.v" line 1 'foo' has not been declared ab.

Es leuchtet mir ja ein, dass der Compiler den Parameter nicht findet, weil er erst deklariert wird nachdem er schon benutzt wurde, aber ich habe keine Möglichkeit gefunden ihn vorher zu deklarieren.

Grüße

franzose
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Re: Parameter in der Synthese

Beitrag von franzose »

habs leider exakt nicht parat, aber in der Verilog-Einführungs-VL (Foliensatz 2) ist relativ weit unten ein Beispiel.... in etwa so:

Code: Alles auswählen

module NAME #(param foo=1) (input [foo:0] bar)
//qelltext
endmodule
keine Gewähr über die genaue Richtigkeit der Syntax, aber im Prinzip geht das so...

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olg
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Re: Parameter in der Synthese

Beitrag von olg »

franzose hat geschrieben: module NAME #(parameter foo=1) (input [foo:0] bar)
//qelltext
endmodule
da fehlte noch das "eter" (cmshandout2 - folie 69)
"To Perl, or not to Perl, that is the kvetching." ~Larry Wall

gravok
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Re: Parameter in der Synthese

Beitrag von gravok »

Perfekt, danke !

Grüße

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