Synthetisierbarkeit in der Klausur

jül
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Synthetisierbarkeit in der Klausur

Beitrag von jül »

Muss in der Klausur sämtlicher Verilog-Code, den wir schreiben, synthetisierbar sein?
Konkretes Beispiel: Angenommen, wir haben etwas ähnliches wie den Zähler aus der ersten Übung. Dort wird ja in der Musterlösung auch ein initial verwendet, um den Zähler auf 0 zu setzen, was ja nicht synthetisierbar ist. Dürften wir so etwas in der Klausur machen, oder gehören solche Dinge nur in die Testbench?
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Thorti
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Re: Synthetisierbarkeit in der Klausur

Beitrag von Thorti »

Hallo,

grundsätzlich sollte man initial nur in Testbenches verwenden. (Die Synthetisierbarkeit hängt vom Tool ab, in diesem Fall der Initialisierung können das einige Tools).
Ansonsten muss der Code in der Klausur synthetisierbar sein (ausgenommen natürlich Testbenches).

Gruß
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

jül
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Re: Synthetisierbarkeit in der Klausur

Beitrag von jül »

Ok, danke schonmal für die schnelle Antwort. Also so ein initial in einem Modul wäre legitim, solange der Rest synthetisierbar ist?
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jls
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Re: Synthetisierbarkeit in der Klausur

Beitrag von jls »

So wie ich das verstehe -nein-, weil es eben vom Tool abhängt und damit die Synthetisierbarkeit nicht generell gegeben (aber gefordert) ist. Würde mich aber auch interessieren was die endgültige Antwort dazu ist.

Thorti
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Re: Synthetisierbarkeit in der Klausur

Beitrag von Thorti »

Hallo,

zum Reset haben wir ja das Reset-Signal kennengelernt. Dieses soll auch verwendet werden, um Register zu Beginn in einen definierten Zustand zu bringen. Ansonsten fällt mir jetzt keine sinnvolle Verwendung des inital ein (außer natürlich in Testbenches).

Gruß
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

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