Wiederholung 1.6. - Themen gesucht

Thorti
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Wiederholung 1.6. - Themen gesucht

Beitrag von Thorti »

Hallo,

am 1.6. werde ich statt der Vorlesung eine Wiederholung/Hörsaalsprechstunde anbieten.
Hierbei wüsste ich gerne, was ihr nochmal erklärt haben wollt. Bitte di eThemen (ruhig auch konkrete Fragen) hier im Forum posten.

Gruß
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

Alex_
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Alex_ »

Hallo, hier mal ein paar kleine Fragen die vielleicht in der WH-Stunde brauchbar wären.

So wie ich das verstanden habe sind Zeitanweisungen mit # nicht synthetisierbar.

Im Vorlesungsvideo 27.04 bei 1:05:30 kommt eine Frage die Prof. Koch beantwortet, mit "es ist so, dass das hier sogar in Hardware synthetisierbar ist".
Später (1:13:59) sagt er aber noch mal ausdrücklich das Zeitanweisungen generell nicht synthetisierbar sind.

Was war dann vorher gemeint?

Weitere Themen zur WH:
Wie ist das mit den allgemeinen Chip Entwicklungen der letzten Jahre aus der ersten Vorlesung, müssen wir das auch lernen oder war das nur zur Einführung?
Wann darf man Schleifen in Modulen benutzen? Macht es mehr Sinn ein always Modul mit Counter zu bauen?
Sollen wir Blöcke mit internen Varibalen die benannt werden müssen vermeiden?
Beispiel mit Variblen wie reg [3:0] A [1:5].

Das erstmal zu den ersten 3 VL.
Gruß Alex

jls
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von jls »

Insbesondere da es keine Lösungsvorschläge zu den Hausübungen geben wird, würde ich mich freuen wenn ein Problem ähnlich der CRC- Aufgabe nochmal behandelt wird.

Thorti
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Thorti »

Hallo,
Alex_ hat geschrieben:So wie ich das verstanden habe sind Zeitanweisungen mit # nicht synthetisierbar.

Im Vorlesungsvideo 27.04 bei 1:05:30 kommt eine Frage die Prof. Koch beantwortet, mit "es ist so, dass das hier sogar in Hardware synthetisierbar ist".
Später (1:13:59) sagt er aber noch mal ausdrücklich das Zeitanweisungen generell nicht synthetisierbar sind.

Was war dann vorher gemeint?
Das schaue ich mir nochmal im Video an. Grundsätzlich sind Zeitanweisungen mit # nicht synthetisierbar.
Weitere Themen zur WH:
Wie ist das mit den allgemeinen Chip Entwicklungen der letzten Jahre aus der ersten Vorlesung, müssen wir das auch lernen oder war das nur zur Einführung?
Die Einleitungsfolien sollte man sich auch nochmal anschauen, es werden auch Theoriefragen kommen.
Wann darf man Schleifen in Modulen benutzen? Macht es mehr Sinn ein always Modul mit Counter zu bauen?
Sollen wir Blöcke mit internen Varibalen die benannt werden müssen vermeiden?
Beispiel mit Variblen wie reg [3:0] A [1:5].
Die Frage verstehe ich nicht :cry:

Gruß
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

noname3009
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von noname3009 »

Mich würde interessieren, wann genau man begin / end benutzen muss und wann nicht.

cms02handout.pdf Seite 23:

always @(A, B)
if (A > B)
RESULT = A;
else
RESULT = B;

Wieso braucht man da kein begin und end?

Viele Grüße
Tobias

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cofi
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von cofi »

`begin` und `end` braucht man, wenn man mehrere Anweisungen ausführen will. Hier ist es aber nur eine einzige: `if` mit einem `else` Zweig.
Verilog verhält sich da genauso wie C (, Java, ...).

Pflücker
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Pflücker »

Wieso braucht man in Java mal geschweifte Klammern:

Code: Alles auswählen

if(a<b){
          a = b;
          b = 10;}
mal aber nicht:

Code: Alles auswählen

if(a>b)
           a = 15;
Der Unterschied ist, dass nur ein "Befehl" nach der Bedingung kommt, statt mehrere. Äquivalent kann man so mehrere verschachtelte for-Schleifen und If-Bedingungen ohne eine einzige geschweifte Klammer schreiben wenn man nur eine Anweisung ausführen möchte ;)

Das ist so zumindest meine Eselsbrücke bei der Geschichte ;)

Edit: Zu langsam :D

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hymGo
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von hymGo »

Hi, ich hätte da auch noch zwei Fragen:

1) For und Generate:
Laut den Folien ist "for" nicht in allen Fällen synthetisierbar (sowie ich das verstanden habe funktioniert es meistens, außer man macht wirklich irgend ein Mist ^^) und es verhält sich bei der Simulation wie ein "normales for" und nicht wie bei der Synthese. Den Generate-Block kann ich nun um das for herum packen, um zu erreichen, dass sowohl in der Synthese als auch in der Simulation die angestrebte räumliche Duplikation geschieht. Ich frage mich jetzt ob das alles ist was mir der generate-Block bietet. Gibt es noch irgendwelche Unterschiede? Zum Beispiel das beim reinen for noch optimiert werden kann und in einem Generate-block nicht? Oder umgekehrt?
In meiner Übung wurde mir außerdem mitgeteilt, dass ich das for ruhig auch ohne Generate-Block benutzen dürfe. Ist das in Ordnung? Oder doch lieber immer den Generate-Block?

2) #:
In Foliensatz 2 auf Folie 65 gibt es ja den den Abschnitt mit der nichtblockenden Zuweisung und der #, welchen ich verstehe. Jedoch habe ich nun in Foliensatz 3 auf Folie 21 eine Takterzeugung über:

Code: Alles auswählen

always  begin
#10 CLOCK <= 1;
#5 CLOCK <= 0;
end
Durch diese ist in zum Zeitpunkt 10: clk =1 , zum Zeitpunkt 15: clk = 0, zum Zeitpunkt 25: clk = 1 und so weiter.
Wieso wird nicht wie z.B bei CLOCK <= #10 1; CLOCK <= #5 0; die CLOCK nach 5 Zeiteinheiten auf 0 und nach 10 Zeiteinheiten auf 1 gesetzt? Worin liegt der Unterschied bei einer vorgestellten Zeitanweisung?

Alex_
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Alex_ »

Thorti hat geschrieben:Hallo,

Die Frage verstehe ich nicht :cry:

Gruß
Thorsten
Das sind 2 Fragen und 1 thema was man in der WH-Stunde machen könnte.
Prof. KOch meinte man wei0 nie was synthetisiert wird wenn man schelifen benutzt.

Pflücker
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Pflücker »

Alex_ hat geschrieben:
Thorti hat geschrieben:Hallo,

Die Frage verstehe ich nicht :cry:

Gruß
Thorsten
Das sind 2 Fragen und 1 thema was man in der WH-Stunde machen könnte.
Prof. KOch meinte man wei0 nie was synthetisiert wird wenn man schelifen benutzt.
Wenn ich mich recht entsinne sind For-Schleifen idR schon synthetisierbar, nur sollte man vorher genau wissen was man eigentlich will ;)
For-Schleifen im Generate-Block erzeugen serielle Komponenten während "normale" for-Schleifen die Komponenten parallel anordnet.

Bitte berichtigen wenn ich mich irre ;)

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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von gravok »

Pflücker hat geschrieben: Wenn ich mich recht entsinne sind For-Schleifen idR schon synthetisierbar, nur sollte man vorher genau wissen was man eigentlich will ;)
For-Schleifen im Generate-Block erzeugen serielle Komponenten während "normale" for-Schleifen die Komponenten parallel anordnet.

Bitte berichtigen wenn ich mich irre ;)
Soweit ich Prof. Dr. Koch verstanden habe, werden beide Arten der For-Schleife parallel synthetisiert.
Nur bei der For-Schleife ohne Generate-Block, wird es parallel simuliert (vor der Synthese).
Dies ist in der Testbench durchaus so gewünscht, führt aber zu Verwirrung wenn der eben noch im Simulator ordentlich laufende Code nach der Synthese nicht mehr funktioniert.
Daher, so glaube ich war die Schlussfolgerung, in einem Modul das echte Hardware beschreibt, immer mit einem Generate-Block arbeiten,
da so der Simulator bei der Prä- und Post-Synthese dasselbe Ergebnis liefert.

Das ist allerdings auch bei mir nur Halb-Wissen, bin mit der Wiederholung noch nicht bei diesem Kapitel angekommen.

Thorti
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Thorti »

Alex_ hat geschrieben:Im Vorlesungsvideo 27.04 bei 1:05:30 kommt eine Frage die Prof. Koch beantwortet, mit "es ist so, dass das hier sogar in Hardware synthetisierbar ist".
Später (1:13:59) sagt er aber noch mal ausdrücklich das Zeitanweisungen generell nicht synthetisierbar sind.

Was war dann vorher gemeint?x
Leider ist die Frage nicht auf dem Video zu hören. Aber es geht hier wohl nicht um das #, denn das ist nicht synthetisierbar (Egal ob bei blockenden oder bei nicht-blockenden Zuweisungen).

Gruß
Thorsten
Assistent zur Vorlesung TGDI im WS 11/12

infospec
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von infospec »

Hallo,
ich wollte nachfragen, ob es möglich wehre die Folien von heute online zu stellen damit man in ruhe das nochmal üben kann.

Thorti
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von Thorti »

Ist online.

Gruß
Thorsten
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samarafim
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Re: Wiederholung 1.6. - Themen gesucht

Beitrag von samarafim »

Hallo,

ich habe es leider akustisch in der heutigen Veranstaltung nicht verstanden, deswegen meine Frage:
Sind die Hausaufgaben als mögliche Klausuraufgaben relevant? Oder nur die Dieswöchige nicht? Oder alle?

Danke :oops:

Grüße

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