Verilog vs. VHDL

levitin
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Verilog vs. VHDL

Beitrag von levitin »

bis zu diesem Semester waren alle Aufgaben in Verilog programmiert. Das war besonders bequeem für diejenigen, die parallel mit MCS auch TGdI-2 machen, da in beiden Fächern immer dieselbe Sprache benutzt wurde. Die Frage ist, ob man die Übungen auch in Verilog bearbeiten darf? Ich glaube, es kann schon möglich sein besonders für die Wiederholer (es werden auch wahrscheinlich 2 gleiche klausuren geben - eine in VHDL und eine in Verilog) - sonst kommen immer wieder Vermirrungen wegen der Syntaxdifferenz zustande und eine VHDL-Klausur wäre zumindestens für die Wiederholer unfair.

attila
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Re: Verilog vs. VHDL

Beitrag von attila »

Hallo
levitin hat geschrieben:bis zu diesem Semester waren alle Aufgaben in Verilog programmiert. Das war besonders bequeem für diejenigen, die parallel mit MCS auch TGdI-2 machen, da in beiden Fächern immer dieselbe Sprache benutzt wurde.
Tja, früher war alles besser... :P

Im Ernst: Es ist nur von Vorteil, wenn man als Informatiker mehrere Sprachen kann.
levitin hat geschrieben:Die Frage ist, ob man die Übungen auch in Verilog bearbeiten darf?
Da die Übungen nicht abgegeben werden müssen, kannst Du sie gerne auch in SystemC lösen... fraglich ist, inwieweit dir das hilft...
Die in CMS verwendete Sprache ist nunmal VHDL.
levitin hat geschrieben:Ich glaube, es kann schon möglich sein besonders für die Wiederholer (es werden auch wahrscheinlich 2 gleiche klausuren geben - eine in VHDL und eine in Verilog) - sonst kommen immer wieder Vermirrungen wegen der Syntaxdifferenz zustande [...]
Ich glaube nicht, das es zwei Klausuren geben wird.
levitin hat geschrieben:[...] und eine VHDL-Klausur wäre zumindestens für die Wiederholer unfair.
Was genau ist daran unfair, wenn alle Studenten die gleiche Klausur schreiben?

Grüße
Attila

levitin
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Re: Verilog vs. VHDL

Beitrag von levitin »

attila hat geschrieben: levitin hat geschrieben:[...] und eine VHDL-Klausur wäre zumindestens für die Wiederholer unfair.
Was genau ist daran unfair, wenn alle Studenten die gleiche Klausur schreiben?
Stell dir mal vor: du hast alle Übungen in Verilog bearbeitet und dir haben 2 Punkte in der Klausur nicht gereicht, um diese zu bestehen. Nächstes Semester du wiederholst die Veranstaltung (brauchst ja nur die Kleinigkeiten besser zu verstehen) und du musst dich auf einmal auf eine komplett neue Sprache umstellen. Bezüglich Wiederholer das ist unfair im Sinne der Zeitverschwendung.

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AlexB
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Re: Verilog vs. VHDL

Beitrag von AlexB »

levitin hat geschrieben:Bezüglich Wiederholer das ist unfair im Sinne der Zeitverschwendung.
Ich denke durch die Bezeichnung "Zeitverschwendung" für das Erlernen einer neuen Sprache im Informatikstudium erübrigt sich jede weitere Diskussion über dieses Thema.

Falls ich mich irre, können wir mal beim Dekan anfragen, ob man nicht das gesamte Studium auf Java, C oder am besten Fortran beschränken könnte, damit es nicht allzu unfair wird für die, die 1979 durch die Klausur gefallen sind.
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