optionale Ports in Verilog

Benutzeravatar
glowhand
BASIC-Programmierer
BASIC-Programmierer
Beiträge: 128
Registriert: 23. Okt 2008 22:23
Wohnort: Darmstadt

optionale Ports in Verilog

Beitrag von glowhand »

Hallo!
In der 2. Übung soll man in Aufgabe 2.1f) einen Port max einprogrammieren, der angibt, wie hoch der Counter maximal laufen darf. Es wird aber auchvorausgesetzt, dass man diesen Port nicht angeben braucht.
Wie programmiere ich den Modulkopf, sodass der Paramater max im Aufruf aus der techbench nicht angegeben werden muss?

Mspringer
Nerd
Nerd
Beiträge: 555
Registriert: 19. Okt 2006 14:41
Wohnort: Darmstadt / Alzenau
Kontaktdaten:

Re: optionale Ports in Verilog

Beitrag von Mspringer »

Der Zähler soll nur bis zu einem Wert max zählen, der über einen zu definierenden Parameter gesetzt werden kann. Ist kein Parameter beim Modulaufruf angegeben, soll wie ohne einen Schwellwert gezählt werden.
Ich habs mal markiert.

Benutzeravatar
glowhand
BASIC-Programmierer
BASIC-Programmierer
Beiträge: 128
Registriert: 23. Okt 2008 22:23
Wohnort: Darmstadt

Re: optionale Ports in Verilog

Beitrag von glowhand »

ja hm, sagt mir jetzt nicht allzuviel. :?

Krystofae
Erstie
Erstie
Beiträge: 21
Registriert: 22. Sep 2008 01:01

Re: optionale Ports in Verilog

Beitrag von Krystofae »

Einen parameter musst du nicht im Modulkopf angeben. Man kann ihn 'normal' deklarieren, wie z.B. ein wire.
Hier ein paar Beispiele: http://www.asic-world.com/verilog/para_modules1.html

Antworten

Zurück zu „TGdI 2“