Die Suche ergab 143 Treffer
- 25. Jul 2007 08:55
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- Thema: Ein paar Fragen...
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- 25. Jul 2007 08:46
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- Thema: Sprechstunde: 24. Juli?
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- 25. Jul 2007 08:42
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- Thema: ise ausm kleinen pc pool starten klappt nicht
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- 17. Jul 2007 15:57
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- Thema: Kap. 5 / Folie 85
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- 19. Jun 2007 16:44
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- Thema: übung5 / parameter...
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Was öfters beim kopieren von Quelltext aus den Folien passiert, ist dass aus z.B 2'b01 ein 2´b01 wird. Das Hochkomma wird also durch einen Backtick ersetzt. Ich hab es eben mal schnell ausprobiert und festgestellt das der Quelltext aus den Folien funktioniert. Was die Folien verheimlichen ist, dass ...
- 12. Jun 2007 14:23
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- Thema: Pool-Sprechstunde fällt am 26.06.07 aus
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Pool-Sprechstunde fällt am 26.06.07 aus
Die Pool-Sprechstunde am Dienstag den 26.06.07 muss leider ausfallen. Davon nicht betroffen sind Vorlesung und Übung.
- 6. Jun 2007 15:09
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- Thema: Meinungen zur 1. Teilklausur
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- 31. Mai 2007 15:10
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- Thema: Klausurthemen
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- 31. Mai 2007 14:38
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- Thema: typkonvertierungen
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- 31. Mai 2007 14:19
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- Thema: synthetisierbare clock
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Taktgeneratoren werden vom Hardwarehersteller als Bibliothek bereitgestellt. oder man lötet einen Taktgenerator (einen Quartz) außen an den Chip dran. Wir gehen hier davon aus, dass wir die Clock nur in der Testbench erzeugen oder eine zur Verfügung haben. Interessierte können nachschauen (Doku) wie...
- 31. Mai 2007 08:27
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- Thema: modellierung der Flip-Flops
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Der Simulator wählt zufällig einen der beiden Always Blöcke aus und führt diesen aus. Manchmal wird also der alte Wert von MIDDLE dem OUTPUT zugewiesen manchmal der Wert von INPUT. Das ist nicht das gewünschte Verhalten das wir erzeugen wollten. Es sollte hier nocheinmal der Unterschied zwischen blo...
- 31. Mai 2007 08:11
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- Thema: tasks und begin-end
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siehe http://www.asic-world/verilog/task_func1.html Die wichtigsten Unterschiede: Tasks können beliebige viele inputs und outputs haben, functions können beliebig viele inputs aber nur einen output haben (Zuweisung des Rückgabewertes an den Funktionsnamen). Tasks können andere tasks und functions au...
- 30. Mai 2007 22:21
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- Thema: Klausurthemen
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- 30. Mai 2007 22:19
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- Thema: tasks und begin-end
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Mehrzeilige Blöcke müssen immer mit begin/end eingeschlossen werden, da Verilog keine Klammern zum beschränken von Blöcken benutzt
also z.B. auch
Spezialfall ist das case, hier wird dann ein endcase verwendet.
also z.B. auch
Code: Alles auswählen
if (a == 3'b101) begin
b <= 1'b1;
c <= 1'b0;
d <= 1'b1;
end
- 30. Mai 2007 12:32
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- Thema: negativer Shift
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Heute in der Vorlesung kam aber explizit nochmal der Hinweis auf diesen Thread!!! Danke dEeP-fRiEd das du diesen Fehler gefunden hast. Tatsächlich, das Beispiel wurde einfach heimlich aus den Folien entfernt... Wieso heimlich? Da steht doch Aktualisiert in Klammern dahinter. Ich hoffe das die 4 neue...