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5: Du musst Dir nur klar sein, dass du in einem Takt immer den vorherigen Wert des ADDR Inputs in deinem Register ADDR2_REG gespeichert hast.

Spechstunden wurden nur während des Semesters angeboten. Da der Bedarf anscheinen nicht so hoch war wie erwartet, gibt es auch keine weitere Sprechstunde. Ab der ersten Klausur ging die Sprechstundenteilnahme gegen null. Daher werden keine Sprechstunden mehr angeboten.

Wenn ich mich richtig erinnere, dann ist im E-Pool auch noch das alte System der RBG aktiv. Du loggst dich also immernoch auf einer Solaris Kiste ein, deshalb kann und wird es da auch keine Xilinx Tools geben.

Gerade bei Addressdecodern versucht man die notwendige Logik so gering wie möglich zu halten, denn sonst geht bei jedem Speicherzugriff wertvolle Zeit verloren.

Was öfters beim kopieren von Quelltext aus den Folien passiert, ist dass aus z.B 2'b01 ein 2´b01 wird. Das Hochkomma wird also durch einen Backtick ersetzt. Ich hab es eben mal schnell ausprobiert und festgestellt das der Quelltext aus den Folien funktioniert. Was die Folien verheimlichen ist, dass ...

Die Pool-Sprechstunde am Dienstag den 26.06.07 muss leider ausfallen. Davon nicht betroffen sind Vorlesung und Übung.

hat er nicht, das bedeutet wohl: "when it's done"

wurde gestern in der Vorlesung gesagt. Ja es gibt eine Befehlsübersicht. Ansonsten sind keine Hilfsmittel zugelassen.

Dann geht das wohl nur mit der zugehörigen 2-Komplement Zahl.

Taktgeneratoren werden vom Hardwarehersteller als Bibliothek bereitgestellt. oder man lötet einen Taktgenerator (einen Quartz) außen an den Chip dran. Wir gehen hier davon aus, dass wir die Clock nur in der Testbench erzeugen oder eine zur Verfügung haben. Interessierte können nachschauen (Doku) wie...

Der Simulator wählt zufällig einen der beiden Always Blöcke aus und führt diesen aus. Manchmal wird also der alte Wert von MIDDLE dem OUTPUT zugewiesen manchmal der Wert von INPUT. Das ist nicht das gewünschte Verhalten das wir erzeugen wollten. Es sollte hier nocheinmal der Unterschied zwischen blo...

siehe http://www.asic-world/verilog/task_func1.html Die wichtigsten Unterschiede: Tasks können beliebige viele inputs und outputs haben, functions können beliebig viele inputs aber nur einen output haben (Zuweisung des Rückgabewertes an den Funktionsnamen). Tasks können andere tasks und functions au...

So ist das nicht ganz richtig.

Herr Koch hat gesagt, dass die Register Synthese definitiv nicht dran kommt, aber es kann nicht schaden wenn man den Teil bis zur Register Synthese sich auch einmal angeschaut hat.

Mehrzeilige Blöcke müssen immer mit begin/end eingeschlossen werden, da Verilog keine Klammern zum beschränken von Blöcken benutzt

also z.B. auch Spezialfall ist das case, hier wird dann ein endcase verwendet.

Heute in der Vorlesung kam aber explizit nochmal der Hinweis auf diesen Thread!!! Danke dEeP-fRiEd das du diesen Fehler gefunden hast. Tatsächlich, das Beispiel wurde einfach heimlich aus den Folien entfernt... Wieso heimlich? Da steht doch Aktualisiert in Klammern dahinter. Ich hoffe das die 4 neue...