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Hallo z'samm, Bei Edmonds Algorithmus habe ich eine Schwierigkeit bei der Rekursion. Das "shrinking" läuft problemlos, ich bekomme leider das Expandieren nicht hin. Kann mir da jemand erklären, wie das zu machen ist? Ich habe ja gegeben quasi die Edges aus "unteren Leveln" der Rekursion und expandie...

Beantwortet das Ihre Frage?

Vollkommen, danke.

Hallo. Wir betrachten ja endliche Graphen in den Aufgaben, können wir dann von einer Obergrenze der Koordinaten ausgehen? Untergrenze ist ja (0,0). Das ist ja eigentlich o.B.d.A. möglich. Ich denke, das begrenzt nicht die Anzeige der Funktionsweise der Algorithmen. Ich frage deshalb, weil einige Arb...

Hm, SVM können schon drankommen, zumindest habe ich in Erinnerung das Prof. Fürnkranz das gesagt hat.
In der Vorlesung selbst wurde glaube ich gesagt, dass man die Herleitungen dabei aber nicht so genau wissen muss.
So hab ich das verstanden.

LG

Hi,

wurde DES in der Vorlesung behandelt und ist das ein potentielles Klausurthema?
Soweit ich weiß war doch nur AES dran oder?

LG

Hallo die Lizenz ist tatsächlich abgelaufen.
Weiß jemand wo man eine neue herbekommt?

Please send me the results too, i will forward them. Ty

Edit: thx

Hallo zusammen,

eine PN würde mich auch sehr freuen. (Mehr als das Ergebnis fürchte ich :/)
Danke im Vorraus.

Lg.

Hallo, spät, aber besser als gar nicht. Ich möchte eine kleine Rückmeldung zur Klausur geben, für den Veranstalter oder andere Interessierte. Persönlich habe ich mit Übungen und den vier Probeklausuren gelernt, während ich das Skript parallel dazu nochmal komplett durchgearbeitet habe. Zunächst möch...

Ich nehm auch ne PN.
Danke schonmal.

/Edit: Danke.

Ich würde mich ebenfalls sehr freuen über eine PN. Danke im Vorraus.

Hi allerseits , Noch eine andere Frage zum RAM - Modul: Das addr - Signal selektiert ein Byte (laut Aufgabenstellung gibt es Byteaddressierung), man bekommt aber auf datain 32bit = 4byte rein. Wenn also we (write-enable) auf 1 gesetzt ist, soll man ja von datain lesen. Soll man da nur die 8 lsb von ...

bezieht sich die aufgabe b) auf Verilog Probleme oder ist sie ganz allgemein zu verstehen?

Ich verstehe das so, dass wir das in der Testbench einfach anlegen sollen.
Ein Kommentar von offizieller Seite fänd ich aber auch gut.
LG

ne PN wäre schön.
Thx