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Ich bin auch der Meinung, dass die Klausur für die 90 Minuten vom inhaltlichen falsch konzipiert war. Mit mehr Zeit wäre da mehr machbar gewesen aber im allgemeinen war die Aufgabenwahl auch nicht wirklich berauschend. Hoffe auch auf eine milde Korrektur und/oder eine Verringerung der Bestehensgrenz...

Ein Teil der Fahrtteilnehmer nutzte den Abend noch um sich Wetzlar etwas zeigen zu lassen und die Kneipe Stoneage zu besuchen, welche nunja nicht gerade das Gelbe vom Ei war. Am Samstag ging es dann richtig an die Arbeit. Mehrere Arbeitsblöcke in denen vieles durchgeplant und vorbereitet wurde. Manc...

Auf der Veranstaltungsseite sind nur die Vorlesungsfolien vom SS09. Wann wird es dort die Folien zum aktuellen Semester geben?
Die Folien aus der Vorlesung sind teilweise unterschiedlich zu dem Foliensatz vom SS09.

Wie sieht das denn mit den 4 handgeschriebenen A4-Zetteln aus. Dürfen diese laminiert werden und müssen diese am Ende mit der Prüfung abgegeben werden?

So ich interessiere mich für einen kleinen, kostensparenden (vorallem stromsparenden) Homeserver. Auf dem Gerät sollen Daten gelagert werden und wenn machbar ein privater Webserver mit MySQL-Datenbank laufen. Angedacht habe ich den Linksys NSLU2, der 2 USB-Festplatten ins Netzwerk verbinden kann (mi...

Ah genau das ist es wohl Habe immer auf die Run-Schaltfläche (das grüne Dreieck) gedrückt gehabt statt auf "Simulate Behavioral Model". Besten Dank für die schnelle Hilfe und ich dacht schon ich werd verrückt...

Nunja wenn es ein Testbench sein soll, der nur bestimmte Werte, die per Hand definiert werden und an ein Modul des Typs counter angelegt werden sollte man eigentlich für den Test keine Ein- oder Ausgänge benötigen. (Beispiel im Foliensatz sieht ähnlich aus und besitzt als Testbench auch keine In- bz...

Der Fehler wird mir direkt für die Zeile "module counter_tb;" angezeigt. (In dem Code-Ausschnitt hier also die erste Zeile.) Ich habe den Code in der selben Verilogdatei stehen, in der auch mein Counter steht. Habe nun testweise mal die Teststruktur von Verilog verwendet (New Source -> Verilog Test ...

Habe ein Problem bei den Testbenchs. Andauernd bekomme ich die Fehlermeldung "Module <counter_tb> has no port." Woran kann das liegen? Komme einfach nicht dahinter woher der Fehler kommt. Mein Testbench (in einer abgespeckten Form) für den Counter sieht derzeit wie folgt aus: module counter_tb; reg ...

Wenn viele Themen, die die Klausur betreffen könnten, in dieser Zeit durchgenommen werden wäre eine Aufnahme auch nicht schlecht um es sich später nochmals anhören zu können.

Wird es einen Mitschnitt geben?

Danke für die Info!

Direkt an der Mensa ist ein Copy-Shop? Kannst du es genauer beschreiben?

Wo kann man denn Skripte preiswert in Darmstadt (wenn es geht in Uninähe) binden lassen, wie lange dauert es und wieviel dürfte es kosten?

Besten Dank schonmal für die Infos!

Na da hät ich vielleicht auch mal früher wieder hier ins Forum reinschauen sollen. Bin schon ne Weile registriert aber erst durch heute den Vorkurs kam ich auf die Idee hier mal wieder reinzuschauen.